Zero ASIC releases Wildebeest, the highest performance FPGA synthesis tool
Компания Zero ASIC выпустила Wildebeest — инструмент синтеза для FPGA с рекордной производительностью, который впервые в opensource-сообществе сокращает разрыв в качестве результатов (QoR) с проприетарными аналогами. Ключевые инновации включают адаптацию алгоритмов синтеза под размер схемы, использование передовых команд abc9 для минимизации глубины логики и опору на обширный бенчмарк-набор из 150+ тестов. Разработку возглавил Тьерри Бессон, привнёсший 30-летний опыт создания коммерческих решений.
Wildebeest демонстрирует превосходство над ведущими коммерческими и opensource-инструментами: например, для picorv32 он использует на 20% меньше LUT, чем лучший проприетарный конкурент, при сравнимой глубине логики. Проект развивается при поддержке сообщества через открытый бенчмарк LogikBench, а в планах — дальнейшее улучшение QoR для полного преодоления технологического отрыва коммерческих инструментов.
Комментарии (45)
- Открытые инструменты синтеза ценятся за отсутствие громоздких сред разработки, в отличие от проприетарных решений.
- Новый плагин для Yosys представлен как отдельный инструмент, но вызывает вопросы из-за ограниченной поддержки архитектур и отсутствия интеграции с основным проектом.
- Результаты бенчмарков подвергнуты критике за некорректное сравнение разных архитектур FPGA (LUT6 vs LUT4) и отсутствие данных о реальных устройствах.
- Открытые инструменты всё ещё отстают от проприетарных из-за отсутствия документации по битстримам и маршрутизации для популярных FPGA.
- Снижение логической глубины не всегда ведёт к повышению частоты, так как ключевым фактором задержки часто является маршрутизация, а не логика.
Show HN: I built a toy TPU that can do inference and training on the XOR problem
Tiny-TPU: почему и как
Мы решились на безумное: собрать собственный TPU, не имея опыта в железе. Движимы желанием «переизобрести» ускоритель, а не копировать Google, мы пошли «кривым» путём: сначала пробуем самые простые идеи, потом читаем документацию. Цель — научиться думать без ИИ и понять, как устроены нейросети и чипы.
TPU — это ASIC, заточенный под матричные умножения (до 95 % вычислений в трансформерах). В отличие от GPU, он не умеет рисовать кадры, зато делает одно дело быстро и эффективно.
Как работает железо
- Тактовый цикл — базовая единица времени (пико-наносекунды). Всё происходит между «тиками».
- Verilog описывает логику:
Регистры обновляются раз в цикл, а не мгновенно, как в софте.always @(posedge clk) c <= a + b;
Путь к игрушечному TPU
- XOR-MLP 2→2→1 — разобрали вручную: прямой и обратный проходы, градиенты.
- Философия — рисуем всё на бумаге, кодим без ИИ, проверяем «тупые» идеи.
- Результат — работающий «той» TPU, который учится и выводит. Это не клон Google-TPU, а наша версия «как бы мы сделали».
Комментарии (18)
- Проект описывает «игрушечный TPU», реализованный пока только в симуляции на Verilog.
- Участники обсуждают следующий шаг — запуск на FPGA (LiteX, отсутствие опыта пока не мешает).
- Вопросы о конечной цели: потребительские устройства, edge-вычисления или просто proof-of-concept.
- Некоторые советуют перейти с SystemVerilog на Chisel, как Google, но другие считают это избыточным для маленького проекта.
- Общий тон: восхищение работой и любопытство, что именно было «собрано».