Designing a Low Latency 10G Ethernet Core (2023)
Разработка 10G Ethernet-ядра с минимальной латентностью — вводная часть. Автор описывает, как написал ядро для FPGA, которое при полном цикле loopback показывает задержку менее 60 нс. Подчеркиваются нестандартные приёмы верификации на cocotb/pytest и оптимизации, которые позволили добиться такой скорости. Серия будет охватывать архитектуру, измерения и сравнение с коммерческими решениями, а также потенциальные улучшения.